Produkteigenschaften:
TYP | BESCHREIBEN |
Kategorie | Integrierte Schaltung (IC) Eingebettet System-on-Chip (SoC) |
Hersteller | AMD Xilinx |
Serie | Zynq®-7000 |
Paket | Tablett |
Produktstatus | Im Angebot |
Struktur | MCU, FPGA |
Core-Prozessor | Dual-Core ARM® Cortex®-A9 MPCore™ mit CoreSight™ |
Flash-Speichergröße | - |
RAM-Größe | 256 KB |
Peripheriegerät | DMA |
Verbindungsfähigkeit | CANbus, EBI/EMI, Ethernet, IC, MMC/SD/SDIO, SPI, UART/USART, USB-OTG |
Geschwindigkeit | 667MHz |
Hauptattribute | Artix™-7 FPGA, 85K-Logikeinheit |
Arbeitstemperatur | -40 °C ~ 100 °C (TJ) |
Paket/Gehäuse | 484-LFBGA, CSPBGA |
Gerätepaket des Lieferanten | 484-CSPBGA (19 x 19) |
E/A-Nummer | 130 |
Grundlegende Produktnummer | XC7Z020 |
Umwelt- und Exportklassifizierung:
ATTRIBUT | BESCHREIBEN |
RoHS-Status | Willigen Sie mit ROHS3 Spezifikation ein |
Feuchtigkeitsempfindlichkeit (MSL) | 3 (168 Stunden) |
REACH-Status | Nicht-REACH-Produkte |
ECCN | 3A991D |
HTSUS | 8542.39.0001 |
Zynq-7000-SoC-Architektur der ersten Generation:
Die Zynq®-7000-Familie basiert auf der Xilinx-SoC-Architektur.Diese Produkte integrieren ein funktionsreiches Dual-Core- oder Single-Core-ARM® Cortex™-A9-basiertes Verarbeitungssystem (PS) und programmierbare 28-nm-Xilinx-Logik (PL) in einem einzigen Gerät.Die ARM Cortex-A9-CPUs sind das Herzstück des PS und umfassen auch On-Chip-Speicher, externe Speicherschnittstellen und eine Vielzahl von Schnittstellen für Peripheriegeräte.Verarbeitungssystem (PS) ARM Cortex-A9-basierte Anwendungsprozessoreinheit (APU) • 2,5 DMIPS/MHz pro CPU • CPU-Frequenz: Bis zu 1 GHz • Unterstützung für kohärente Multiprozessoren • ARMv7-A-Architektur • TrustZone®-Sicherheit • Thumb®-2-Befehl set • Jazelle® RCT-Ausführungsumgebungsarchitektur • NEON™-Medienverarbeitungs-Engine • Vektorgleitkommaeinheit (VFPU) mit einfacher und doppelter Genauigkeit • CoreSight™ und Program Trace Macrocell (PTM) • Timer und Interrupts • Drei Watchdog-Timer • Ein globaler Timer • Zwei Triple-Timer-Zähler Caches • 32 KB 4-fach satzassoziativer Befehls- und Datencache der Ebene 1 (unabhängig für jede CPU) • 512 KB 8-fach satzassoziativer Level 2 Cache (von den CPUs gemeinsam genutzt) • Byteparitätsunterstützung On-Chip-Speicher • On-Chip-Boot-ROM • 256 KB On-Chip-RAM (OCM) • Byteparitätsunterstützung Externe Speicherschnittstellen • Dynamischer Multiprotokoll-Speichercontroller • 16-Bit- oder 32-Bit-Schnittstellen zu DDR3, DDR3L, DDR2 oder LPDDR2-Speicher • ECC-Unterstützung im 16-Bit-Modus • 1 GB Adressraum mit single rank von 8-, 16- oder 32-Bit breiten Speichern • Statische Speicherschnittstellen • 8-Bit-SRAM-Datenbus mit bis zu 64 MB Unterstützung • Parallele NOR-Flash-Unterstützung • ONFI1.0 NAND-Flash-Unterstützung (1-Bit-ECC ) • 1-Bit-SPI, 2-Bit-SPI, 4-Bit-SPI (Quad-SPI) oder zwei Quad-SPI (8-Bit) serieller NOR-Flash-8-Kanal-DMA-Controller • Speicher-zu-Speicher, Speicher-zu -Peripherie-, Peripherie-zu-Speicher- und Scatter-Gather-Transaktionsunterstützung E/A-Peripheriegeräte und -Schnittstellen • Zwei 10/100/1000 Trispeed-Ethernet-MAC-Peripheriegeräte mit Unterstützung für IEEE Std 802.3 und IEEE Std 1588 Revision 2.0 • Scatter-Gather-DMA Fähigkeit • Erkennung von 1588 rev.2 PTP-Frames • GMII-, RGMII- und SGMII-Schnittstellen • Zwei USB 2.0-OTG-Peripheriegeräte, die jeweils bis zu 12 Endpunkte unterstützen • USB 2.0-konformer Geräte-IP-Core • Unterstützt On-the-go, High-Speed, Full-Speed und Low-Speed Geschwindigkeitsmodi • Intel EHCI-konformer USB-Host • 8-Bit-ULPI externe PHY-Schnittstelle • Zwei vollständig CAN 2.0B-konforme CAN-Bus-Schnittstellen • CAN 2.0-A und CAN 2.0-B und ISO 118981-1-Standard-konform • Externe PHY-Schnittstelle • Zwei SD /SDIO 2.0/MMC3.31-konforme Controller • Zwei Vollduplex-SPI-Ports mit drei peripheren Chip-Selects • Zwei Hochgeschwindigkeits-UARTs (bis zu 1 Mb/s) • Zwei Master- und Slave-I2C-Schnittstellen • GPIO mit vier 32-Bit-Bänken , davon können bis zu 54 Bit mit dem PS I/O (eine Bank mit 32b und eine Bank mit 22b) und bis zu 64 Bit (bis zu zwei Bänke mit 32b) mit der programmierbaren Logik verbunden werden • Bis zu 54 flexibel Multiplexed I/O (MIO) für periphere Pinzuweisungen Interconnect • Konnektivität mit hoher Bandbreite innerhalb des PS und zwischen PS und PL • ARM AMBA® AXI-basiert • QoS-Unterstützung auf Critical Meister für Latenz und Band.